eth_phy_10g

Diagram

DATA_WIDTH CTRL_WIDTH HDR_WIDTH BIT_REVERSE SCRAMBLER_DISABLE PRBS31_ENABLE TX_SERDES_PIPELINE RX_SERDES_PIPELINE BITSLIP_HIGH_CYCLES BITSLIP_LOW_CYCLES COUNT_125US wire rx_clk wire rx_rst wire tx_clk wire tx_rst wire [DATA_WIDTH-1:0] xgmii_txd wire [CTRL_WIDTH-1:0] xgmii_txc wire [DATA_WIDTH-1:0] serdes_rx_data wire [HDR_WIDTH-1:0] serdes_rx_hdr wire cfg_tx_prbs31_enable wire cfg_rx_prbs31_enable wire [DATA_WIDTH-1:0] xgmii_rxd wire [CTRL_WIDTH-1:0] xgmii_rxc wire [DATA_WIDTH-1:0] serdes_tx_data wire [HDR_WIDTH-1:0] serdes_tx_hdr wire serdes_rx_bitslip wire serdes_rx_reset_req wire tx_bad_block wire [6:0] rx_error_count wire rx_bad_block wire rx_sequence_error wire rx_block_lock wire rx_high_ber wire rx_status

Hierarchical structure

modulo_completo_compuesto.png

Generics

Generic name Type Value Description
DATA_WIDTH 64 Ancho de bus de datos de 64 bits
CTRL_WIDTH (DATA_WIDTH/8) Ancho de bus de control en bytes
HDR_WIDTH 2 Ancho de header de sincronizacion (01 para bloques de data 10 para control), permiten establecer límites de bloques
BIT_REVERSE 0 Flag para habilitar la inversión de bits
SCRAMBLER_DISABLE 0 Flag para habilitar el scrambler
PRBS31_ENABLE 0 Flag para habilidar la secuencia pseudoaletoria PRBS31 para pruebas
TX_SERDES_PIPELINE 0 Flag para habilitar el pipeline en el transmisor
RX_SERDES_PIPELINE 0 Flag para habilitar el pipeline en el receptor
BITSLIP_HIGH_CYCLES 1 Ciclos de bitslip bajos
BITSLIP_LOW_CYCLES 8 Ciclos de bitslip altos
COUNT_125US 125000/6.4 Contador de 125 us

Ports

Port name Direction Type Description
rx_clk input wire Señal de clock del receptor
rx_rst input wire Señal de reset del receptor
tx_clk input wire Señal de clock del transmisor
tx_rst input wire Señal de reset del transmisor
xgmii_txd input wire [DATA_WIDTH-1:0] Entrada para transmitir datos a la capa fisica
xgmii_txc input wire [CTRL_WIDTH-1:0] Entrada para transmitir control a la capa fisica
xgmii_rxd output wire [DATA_WIDTH-1:0] Salida para recibir datos de la capa fisica
xgmii_rxc output wire [CTRL_WIDTH-1:0] Salida para recibir control de la capa fisica
serdes_tx_data output wire [DATA_WIDTH-1:0] Salida para enviar datos serializados
serdes_tx_hdr output wire [HDR_WIDTH-1:0] Salida para enviar encabezados serializados
serdes_rx_data input wire [DATA_WIDTH-1:0] Entrada para recibir datos serializados
serdes_rx_hdr input wire [HDR_WIDTH-1:0] Entrada para recibir encabezados serializados
serdes_rx_bitslip output wire Señal de bitslip
serdes_rx_reset_req output wire Señal de reset solicitado en el receptor
tx_bad_block output wire Señal de estado para indicar un bloque defectuoso durante la transmisión
rx_error_count output wire [6:0] Contador de errores del receptor
rx_bad_block output wire Señal de estado para indicar un bloque defectuoso durante la recepción
rx_sequence_error output wire Señal de error en la secuencia
rx_block_lock output wire Señal de bloque alineado
rx_high_ber output wire Señal que indica un BER alto
rx_status output wire Señal que indica bloque alineado sin BER en 125us
cfg_tx_prbs31_enable input wire Señal que habilita PRBS31 en el transmisor
cfg_rx_prbs31_enable input wire Señal que habilita PRBS31 en el receptor

Instantiations